OCP 第二天现场记：网络韧性与光互连的工程边界

引言｜从器件到系统

大家好，欢迎来到 System Boundary。这是我们在 OCP Global Summit 现场观察的第二天。昨天我们主要谈机架、内存和光互连的大趋势，今天我想把视角再往下钻一层。为什么 AI Scale-up 正在认真研究把光靠近计算芯片？一条光链路失效时，训练任务为什么可能被拖住？而把 VCSEL、光纤和 EIC 一起封装，真正的困难又在哪里？我们从一场关于网络可靠性的演讲开始，经过 XPO、开放 NPO 和 CPO 的制造问题，最后把 LightXcelerate 的具体光引擎拆开，看懂它展示的57路阵列、三根19芯光纤、32G眼图和3.2T口径。整期会用我拍到的现场照片来解释，而不是把市场宣传当成已签核的产品数据。

理解今天的报告，可以先抓住一个框架：评估互连方案，不仅仅看速率。现场一张幻灯片列了五根支柱：性能、功耗、成本、部署速度，以及可靠性和可维护性。比如一个新的光引擎，假设在实验室里有出色的 pJ per bit，但如果在机架里需要复杂的主动对准、每次更换要拆开冷却结构，它可能还不如一个速度略低、可维护性更高的方案。AI 集群规模一上去，单次维修时间、一个链路的暂时中断、批量制造的分布都会变成整体成本。因此 OCP 的意义恰恰在于把芯片、模块、机架、网络和运维的工程师拉到同一个表里讨论。后面我们说 XPO、NPO 和 CPO，就都用这五个维度比较，不急着宣判哪条路线获胜。

把 AI 服务器想象成一座高速交通城市。GPU 或 XPU 是要互相交换数据的大楼；现在传统铜连接有的像短距离街道，有的像跨楼层高速公路。如果我们把光学模块放在机箱前面，就是传统可插拔思路；XPO 把它做得更密、更适合高功耗机架。NPO 把光引擎搬到 ASIC 附近，缩短中间那段高损耗电走线，但希望模块还能拆换。CPO 则进一步把光学和交换或计算芯片放进更紧密的同一封装环境。注意这里没有谁在任何时候都必然最先进，核心是所需距离、带宽密度和量产维修方式。让我们先看另一层问题：即使物理链路基本正常，只要有少量丢包，超大规模作业也可能非常脆弱。

MRC｜网络层的韧性

第一场特别值得记下来的 talk 是 Multipath Reliable Connection，简称 MRC。一般理解一条 RDMA Reliable Connection，会想到它在一个队列连接上把数据可靠地送出去。传统 RC 的问题是在超大规模网络里，一个路径出故障时，重试和恢复容易被放大。照片上把两类问题画得很清楚：一条路径发生拥塞或丢包，发送端可能反复回退重放一大段数据；另一种是交换网络里某个 plane 有病态路径，单个连接的恢复会被网络路由收敛牵着走。MRC 的思想不是简单多装几根光纤，而是在保持可靠连接语义的同时，把一个 QP 的数据并行分配到多路径，用选择性确认定位缺口，再把故障路径剔除。它让网络的韧性更多来自端点协议和路径管理。

这张现场照片特别有价值，因为自动纪要把这里的数字写反了。演讲者举例说明：一个实际运行的作业有七万五千个 GPU，某个 T1 交换节点停止转发，造成约五十八万个包被丢弃，大约百分之二十五的 QP 受到影响。随后 MRC 剔除故障路径，吞吐逐步恢复；整个任务并没有因为要等待交换节点重启而停下来。这里最值得学习的不是丢了多少包本身，而是故障从“可能让任务失败的事件”，被降为“端点检测和更换路径的事件”。但不要因此理解成协议完全消除故障代价，吞吐恢复花了时间，运行期间的额外尾延迟和有效带宽仍需要算。对于光链路技术，系统最终关心的正是这种任务级影响。

假设发送方发出了编号10、11、12、13、14、15的包，中途只有12没有送到。如果系统不能精确记录后面的包已抵达，发送方可能从12开始把13、14、15也重新发送一次。流量越大，这种额外重传越可能放大网络的拥塞。MRC 的 selective acknowledgment，也就是选择性确认，让接收方明确告诉发送方：哪些片段已经收到了，缺口究竟在哪。配合有界的包序号追踪窗口、早期检测和重传优先级，它尽量保持前面已经做完的进度。对熟悉硬件接口的听众，可以把它理解为把诊断粒度从“整个连接重置”细化到“精确定位出问题的数据范围”。这里也有代价：接收端要管理窗口和包序号状态。规范允许把写入载荷乱序直接放进目标内存，完成顺序再单独约束，因此不要把乱序支持理解成必须先缓存并重排所有数据包。

再看现场的另一张图：MRC 不只是重传机制，它还在讨论端点如何知道哪条路径当前可靠。借助 ECMP 的 entropy value，或者基于 SRv6 的显式路径控制，端点可以跟踪不同网络 plane 的健康状况。如果某条路坏了，系统通过反馈将它从待选路由中移除，而不是等待上层应用感知到一个全面的连接失败。这里可以类比高速芯片里的冗余 lane 和动态降级，但网络层的规模、状态和故障方式都更复杂。我们听光学厂商谈指标时，往往先问 BER、光功率和 eye mask。MRC 提醒我们，真正的验收应该增加短时 flap、lane 故障后的恢复时间和训练作业的尾延迟。物理层和传输层设计虽然不在同一个团队，却必须共同定义可靠性。

XPO｜高密度可插拔

接下来转到 XPO。传统光模块在交换机正面一排排插入，维护很熟悉，但密度和散热会成为限制。XPO 保留可插拔的工程价值，同时提高单模块总带宽。这里要以现场的新信息为准：Intro to XPO 页面写的是每模块最高五百瓦的液冷能力，括号明确说明适用于二十五点六T的 coherent-lite 配置；今年三月的公告曾写四百瓦。两者都描述冷却能力，不能当成某款模块的实测功耗。XPO 更关键的意义，是让系统平台先定义机械、电连接器、管理和冷却接口，把光引擎留在可替换的模块内。这样平台开发和模块内部技术迭代就有机会分开推进。

把十二点八这个数字拆开，接口就清楚了。模块的六十四条高速电接口 lane，按每条二百G级计算，名义容量是十二点八太比特每秒。这里数的是模块与主板之间的电通道，不是在数物理光纤或波长。现场测试页另外写明，仿真箱使用二百一十二吉比特每秒的 SerDes，设计用于驱动这六十四条电通道；规格级命名和测试线速需要分开。现场还给出二百G每lane时二百零四点八T每OU、四百G时四百零九点六T每OU的密度口径。OU是OCP机架单位，不能不加条件地换算成传统机架的一个U。实际评估仍要问：什么收发结构、什么损耗、多少有效吞吐，以及冷却、维护和长期可靠性怎样一起验收。

这页展示了一个很实际的测试方法：先模拟芯片到光模块之间的电路径，再比较不同收发结构。交换侧线缆固定三百毫米，端到端损耗约十五dB；加速器侧用三百、六百、九百毫米，对应约十五、十九、二十三dB。这是该测试配置的长度和损耗组合，不能当成通用的每米损耗公式。几百毫米的距离，在二百G级PAM4接口上已足以影响均衡和眼图余量。现场分别测试了LPO、LRO与FRO的配对，也区分光路是否额外衰减三dB。我们拿到了演讲图表，还没有完整原始记录，因此这些结果适合比较配置，不能直接签核另一款ASIC或另一块PCB。合作时先明确参考面和总损耗预算，再划分主机与模块的均衡责任，讨论才会落到同一条链路上。

这张图的具体配置是LPO配FRO，并把交换侧的LPO接收端和加速器侧的FRO接收端分开报告。关于 LPO、LRO 和 FRO，经常容易把缩写当作简单的功耗排名。实际不是。不同配置的关键是发送端和接收端在哪一级保留线性功能，哪里仍有重定时或数字均衡，接收机能容忍多大的通道损耗和眼图闭合。对于112G或者200G的高速 PAM4 链路，如果不加限定地说“去掉 DSP 功耗就更低”，其实是不完整的。DSP 的工作必须由某些其他模块承担，或者系统必须把原本造成损耗的物理路径显著缩短。为什么 XPO 跟 NPO、CPO 要一起看？因为真正的能效账本，是ASIC端、PCB、连接器、封装、光引擎端的总成本，不能只把其中一个模块放进表格里比较。

OPEN NPO｜标准化的接口

如果 XPO 像把光学高速公路修到了机架前面，那么 NPO 就是在芯片旁边放一个光学换乘站。Near-Packaged Optics 让高损耗电段缩短，但原则上仍尽量保留更换和服务的窗口。要做到这一点，光引擎不应只是一个光学器件，而是一个有明确电接口、机械接口、管理接口和热路径的模块。现场演讲最让我有启发的，不是某一款新的激光器，而是：为什么不同厂商声称都是 NPO，却可能根本无法互换？原因之一就是 host board 上的电连接器、接触排列和固定方式并未统一。没有统一接口，系统公司表面上采用一个开放方案，实际仍被某一个供应链锁住。

这一页是 OPEN NPO 讨论的重点。现场已经给出一些具体接口参数：七十二组差分对，对应三十六个通道，另有九十六个供电和低速引脚；连接器本体插损目标不高于一点五dB，频率范围是十兆赫到五十六吉赫。这些仍是演讲页口径，正式规范的版本和测试条件需要继续核对。大家很容易把接口开放理解成文件里写上“224G兼容”几个字，但接口要真正能跨供应商工作，首先要把连接器的物理形态、弹性接点、插拔寿命、PCB焊盘和信号参考面都定义下来。到了224G PAM4的速率，插入损耗、反射和串扰都很敏感，接地回流稍有不足就会把眼图吃掉。然后还有更不显眼的问题：光引擎的供电如何分配、管理寄存器怎么连接、热量从哪里导出、失效后如何拆卸。对半导体团队来说，一个开放 socket 很可能比一颗看起来性能优秀的光学芯片更加影响系统是否能量产。因为只有标准化接口，才可能形成多个真实可替换的供应渠道。

现场这张 One Size Does Not Fit All，讲的是训练与推理集群对互连的不同要求。演讲者用训练集群举例：长时间的all-reduce通信，对分带宽很重要，节点之间的物理距离也可能更远。右边的推理集群则强调短突发、延迟敏感，以及每一美元能买到多少带宽；图中节点距离更短。这里的结论是，铜和光会按具体场景共存，并不是看到AI就应该全面换光。这也能帮助我们理解开放接口：先明确使用场景，再定义哪些机械、电气和管理条件必须互换；至于模块内部的光源、调制方式和电子接口芯片，可以保留合理差异。统一的是系统能依赖的接口，不必把不同负载强行塞进同一种物理实现。

到这里我们可以暂时做一次小结。XPO 的优势在于仍然是一个可插拔的大模块，比较适合平台开发和维护要求优先的场景；NPO 把电链路再缩短一大段，同时希望光引擎作为独立可服务单元存在；CPO 则追求最短的电连接，可能拿到更高的密度与能效上限，但代价是和封装、散热及整机返修深度绑定。预计未来并不是一个方案瞬间取代另外两个，而是不同的距离、供应体系和成熟程度决定了它们并行存在。下一组 talk 非常好，它让我们看到从图纸上的CPO走到真实产品，可能真正卡住的是一件微小但困难的事情：一排光纤怎样稳定地对准一颗芯片，并且成千上万次地重复。

CPO 制造｜FAU 与可靠性

前面讲的这些光学架构，如果要进数据中心，最终都必须变成能制造、能测试、能维护的硬件。第三组材料保留的约四分钟片段，重点谈到 FAU，也就是光纤附着和定位单元。过去逐根光纤主动寻找最佳耦合位置的方式，在量产里很难处理高密度阵列的节拍和成本。被动对准的思想是，通过硅 V-groove、机械定位、预制的光纤阵列和公差控制，让光纤插进正确的位置后就已经足够接近最佳耦合。这当然不是说无需测试，而是把测试从每根光纤的无限调节变成可重复、可统计的装配过程。真正有价值的展示，是厂商终于开始给出多少个 FAU、多少良率，而不只是展示一张漂亮的显微照片。

这张现场照片建议大家仔细看。演讲者报告了几组数据：在称为产品和平台套件的一类二维 MCP / V-groove 样品上，181个 FAU 样本达到低于2dB插入损耗目标的良率为99.5%，平均 facet 插损约1dB；另一类多 reticle 载具已做62个 FAU，按照同一个损耗门槛，光学 attach 良率约95%，平均 facet 插损约1.5dB。还有一组大于99%、小于1.5dB的数值属于模拟推算，不是制造实测。同页还有封装测试百分之九十九点五、累计五百多个单元的数字，那又是一个分母。这几个数字听起来都很好，但分母不同、工艺阶段不同，绝对不能把它们混在一起宣布“量产99.5%”。把系统真的做出来，需要进一步看每个光学通道的分布、最差通道、环境应力后的损耗漂移，以及返修、二次插拔之后还能不能保持。

如果我是要为这种光引擎做 design review，我一定不会只问平均插入损耗。首先定义测试参考面：所谓小于2dB，是哪个连接面到哪个连接面的损耗？样本是一个 FAU，还是每个 FAU 上许多芯的独立通道？其次要看分布：P95、P99 以及最差通道离极限还有多少 margin。再接着，把光学耦合误差跟机械和热应力放在一起：微小的角度偏差、反复插拔、冷热循环、震动、清洁和污染，都会改变结果。最后还要问失效后是换一个光引擎、换一个 FAU，还是必须把整个 ASIC 基板报废。如果 CPO 的电气效率节约了一部分功率，却在返修与测试上引入巨大额外成本，系统最终未必划算。理解这些之后，我们看 LightXcelerate 的微型 VCSEL 阵列才不会停留在漂亮照片。

LightXcelerate｜57 通道结构

下面进入今天最有辨识度的一场 talk：LightXcelerate。它选择了一条非常具体的技术路线。公开可核对的核心团队包括CEO Manchen Hu 胡满琛和CTO Weipeng Zhang。现场题页还列有作者Wenxuan Zhang；作者名单不能直接当作完整创始团队名单。公开资料能够核对到胡满琛在 Stanford 从事光电子与发光器件研究，Weipeng Zhang 有 Princeton 光子集成研究的经历。比起履历，我更看重他们今年在 OFC 发表的论文摘要：19芯多芯光纤耦合的背面出光 VCSEL 和背面入光 PD 阵列，与 driver/TIA 的电子接口芯片通过混合集成连接。这几句话已经说清他们不是只想卖一颗激光二极管，而是希望把光、电子和封装联合设计成一个可以靠近算力芯片的 optical I/O building block。今天现场就有相当多让我们进一步核对的细节。

这页是今天报告最值得记住的照片之一，也是我想特别纠正一个容易造成误解的表达：所谓57路，并不是系统随意选择了57这个怪数字，而是采用了与多芯光纤芯数匹配的阵列设计。现场演示页清楚显示，光学阵列与19芯多芯光纤相配合。三根这样的光纤就提供3乘19，也就是57个独立空间芯。照片右上角还能看到 YOFC、长飞光纤的标识，这是他们公开展示的配套多芯光纤方案。注意区别：这是三根多芯光纤，不是57根各自独立的普通光纤。每根里有19个芯，光学器件阵列按芯位置进行一一对应耦合。这样不仅减少了独立光纤数量和连接器占位，也让“每一芯如何对准一颗 VCSEL 或 PD”成为新的制造核心。发和收两侧最终怎样分配这三根实物光纤，还需向团队核对物理拓扑。

这张规格页信息量很大：LightX-1 标了57 lanes，同时又写57 Tx 加57 Rx，单路速率 today 是32Gb/s，规划64G；同一页还写了1.5乘0.6毫米的 engine footprint、50米 reach，以及低于1.5皮焦每比特的 full link 能效。我们需要分别解释这些指标。这里的五十七发、五十七收，是厂商规格页的标注，不能由三乘十九这个芯数计算直接推出。三根实物光纤如何分配收发、是否还有其他光纤或双向安排，都需要明确的拓扑图。32G有后面的单路眼图证据，但不等价57路同时在32G条件下完成长期BER测试。50米和能效是演讲宣称，需要BER、FEC以及实际计量边界。再看一点五乘零点六毫米：规格页称它为引擎尺寸，可是另一张实物图把这两个尺寸标在微型VCSEL芯片上，PD、driver和TIA在外。两页的定义需要厂商统一。此外，公司公告用过LXC-1这个名称；它和现场的LightX-1是否同一版本，也还不能直接画等号。看这类初创公司，我喜欢先把“演示已经证明了什么”与“产品目标是什么”分开。

现在把图片放大，看他们的封装剖面。传统 VCSEL 如果从有电极与走线的一侧出光，光学耦合与高密度电连接容易互相争位置。LightXcelerate 想做的是背面出光 VCSEL、背面入光 PD，并让光学芯片通过 flip-chip 铜柱贴到下方 EIC 上。EIC 里有发射端 driver 和接收端的 TIA，尽量让高频模拟电信号只在很短的距离里传输，再马上变成光信号。这就是宽并行方案想避免传统长距离高速 SerDes 能耗的物理直觉。但实际设计还需要解决差分或单端接口、偏置与时钟分配、从几十条扩展到57路时的串扰，以及温度升高后的电流补偿。光子和电子在微米距离内放得越近，越必须把热、电噪声和装配工艺一起考虑，而不是芯片设计完后再找封装团队补救。

我拍到另一张关于 flip-chip assembly 的幻灯片。看上去只是铜柱互连和小小的光学 die，但里面有很多工程细节。第一，要保证光芯片与 EIC 的电连接长度和寄生参数足够一致，几十个通道同时工作时的电源噪声也不能失控。第二，VCSEL 虽然功耗很小，但偏置电流、温度和发光波长都会变化；堆叠式封装把热带走的路径必须明确。第三，封装要给光纤的被动对准留下稳定的几何基准，返修之后还能不能恢复耦合也是问号。第四，生产测试不能每次都靠显微镜目视激光点亮，必须规划电光联合的 scan / bias / readout / fault isolation。如果只看这页照片，会觉得是漂亮的器件集成；从量产角度看，它更像是一套光电封装平台工程。

这张幻灯片应该让任何做高速电路的人都停下来多看两秒。同一页上都标为D7的25Gb/s NRZ和32Gb/s NRZ眼图，两个测试点的开口余量有明显差别。D7的含义、码型和参考接收机条件，页面没有完整解释；两点偏置也从六毫安变成七毫安，因此不能把差异全部归因于速率。现场测试页给出了25G时的 mask margin 约23.1%，消光比 ER 约2.39dB；到32G时，mask margin 缩小到大约5.5%，ER 约1.88dB。不要只看“32G成功开眼”，也要看这已经是一个比较紧的测试点。眼图 mask margin 不等于系统 BER，偏置电流、驱动幅值、测试滤波以及温度都可能改变结论。下一步若要谈产品工程化，就必须要求全通道同时工作时的BER、跨温度与电源条件的PVT、光纤插损和串扰分布，以及长期老化后的margin。这个细节也解释了为什么一个实验室demo和一款可大规模部署的光互连产品之间，往往还有一段不短的工程距离。

现在我们从演讲页走到展台。这张照片把测试装置和说明牌放在同一个画面里，信息很关键。说明牌写的是高速微型VCSEL链路，阵列中只有一个通道被驱动。展牌速率栏印的是XX吉比特每秒的占位符，没有写出本次演示的具体速率。也就是说，眼前的示波器眼图，是单通道演示的证据，不能被放大成五十七路同时高速传输已经通过验收。单通道当然有价值，它验证从电驱动、光发射到光接收的路径能够工作；但全阵列验证还需要同步激励、误码统计、供电噪声和串扰测试。把这一层界线说清，反而更有利于下一步工程讨论。

再看测试台的另一个角度。展牌画出的路径是FPGA产生测试序列，驱动微型VCSEL阵列中的一个通道，再由光探测器接收，让采样示波器显示眼图。实物中可以看到这些连接和测试部件，这比只看一张架构图多了一层证据。但展台装置也包含外部仪器、线缆和调节机构，不能直接视为最终产品的封装、功耗或占位。下一步有价值的工作，是把信号参考面、光路损耗、供电与时钟配置记录下来，让不同实验室能够复现同一个测试点。这样才能从可见的演示，走向可比较的工程数据。

进一步看 DC 与阵列发光图。现场有一组典型 L-I-V 曲线，阈值电流在1.1毫安附近，6毫安时的输出光功率约3.5毫瓦，斜率效率约0.7瓦每安。高频测试里还展示了在一定偏置条件下约20GHz的小信号响应。对外行来说，能点亮三个紫色圆阵列已经非常直观；对做电路和系统的人来说，这还只是第一层。我们真正要的不是其中一颗 VCSEL 最漂亮的曲线，而是57颗、乃至发收两端整套阵列的统计分布：阈值电流的最大最小、斜率效率一致性、工作温度变化后的偏移、以及长期运行中最差那条通道能不能维持误码要求。阵列一大，失效定义也要从单颗器件的“是否还亮”，变成系统层面的“降级后是否继续服务”。

这张照片展示阵列点亮的另一种状态。三个子阵列中，不同的点组成了选择性的发光图案，说明演示包含逐通道控制能力。这里的看点是可寻址、可设置，而不只是整片一起亮。对模拟阵列设计，这种能力可以进一步服务于偏置扫描、坏点定位和通道级诊断。但我们仍要保持边界：发光图案并不证明每个点都在同时发送高速数据，更不说明接收端已经逐通道验证完成。下一步应让控制状态、驱动电流、温度和误码记录能够对应到同一条lane。

最后看多芯光纤耦合的实物。屏幕中的端面图可以看到中心一芯、第一圈六芯、第二圈十二芯，让十九芯的空间排列变得直观，照片也保留了光纤和测试载具之间的关系。结合现场说明，三根十九芯光纤的物理总数是五十七芯。这个结论只是在数空间芯，不能直接改写成五十七对收发。厂商规格中的五十七发加五十七收，还需要独立的拓扑图说明怎样映射到实物。对量产而言，真正要追问的是每一芯的耦合损耗、串扰、弯曲条件、对准公差和重复插拔后的分布，而不是仅凭一张清晰端面图就判断链路已经成熟。

这页我们只检查厂商规格之间的算术一致性，不用纤芯数推导链路带宽。规格页写了五十七发加五十七收、每路三十二吉比特每秒，同时宣称每个引擎三点二太比特每秒。假设五十七条发射通道都同时以三十二G运行，乘积是一点八二四太比特每秒；如果接收端也有独立的五十七条同速通道，两方向原始速率的算术和才是三点六四八太比特每秒。两者都是基于规格栏的条件计算，不是三根十九芯光纤已经实测实现的吞吐。它们也都不直接等于三点二T，可能涉及工作档位、有效通道、编码或FEC，但我们不能替厂商猜答案。下一次交流，应先拿到物理收发拓扑和引擎定义，再统一线速率、有效数据吞吐及功耗的统计范围。

综合判断｜下一步技术问题

我们从 LightXcelerate 回到系统视角。这张配图来自同场的Ranovus演讲，用可插拔与CPO的布局对比，说明缩短电通道与功耗的关系；它不是LightXcelerate的产品图。所谓 wide and parallel，就是用更多相对中等速率的 lane 达到总带宽目标，而不是把少数通道硬推到极高的波特率。它看起来很符合物理直觉，因为单条电链路越快，对封装寄生与均衡的要求往往越高。可是使用57条甚至更多并行光通道，也不是没有成本：每条lane都需要 driver、TIA、激光偏置、状态监控，控制与时钟也需要配套，而且失效测试的成本会随着通道数增长。还有一个架构边界很关键：如果前端 XPU 仍然给出112G的高速串行数据，系统可能需要gearbox把它重新分解为32G的多路光数据，节省的功耗可能被转换逻辑吃掉。因此比较技术路线必须从端到端算 pJ/bit 和 latency，而不是简单把“去掉外部 DSP”当作结论。

这张关于减少链路错误的配图也来自Ranovus演讲。把今天的讲座连起来，我觉得最有启发的其实是一条可靠性主线。最底下是光发射器的器件余量，我们问它的眼图、温度和老化是否足够稳定；上一层是多芯光纤和FAU的装配，我们问一根光纤里几十个芯怎样保持低损耗；再上一层是XPO、NPO和CPO形成的系统架构，我们问坏掉一个光引擎能不能快速替换；最上层是MRC这样的网络协议，我们问单条链路发生瞬时故障时，整个AI作业能不能继续运行。任何单层做得漂亮，都不能取代其余层的工程签核。也是因此，标准化和模块化不只是降低价格，它们是在给整个 AI 计算系统增加可预测性。只有把这些指标串起来，我们才能对一个光学方案是否真正有部署价值形成判断。

最后用六个问题收尾。第一，LightXcelerate的3.2Tb/s到底是怎样定义的，发收方向、有效速率和编码FEC如何扣算？第二，57条lane能否同时达到32G，并且给出温度、电压、误码和串扰的统计？第三，小于1.5皮焦每比特究竟包含激光直流、driver/TIA、接口、时钟、gearbox和FEC中的哪些部分？第四，三根19芯光纤分别如何分配发收通道，光学对准的制造分布是什么？第五，重复插拔、冷热循环、老化和故障恢复的工程指标在哪里？第六，在一个具体的 AI scale-up 架构中，XPO、NPO还是CPO，哪一条路线在总拥有成本下最合算？这六个问题，就是我认为从OCP第二天这些talk里带走的实际学习。感谢大家收听这期 System Boundary。我们继续在现场寻找能把优秀器件真正变成系统产品的证据。